FPGA/CPLDでは、チップ内にHi-Zを作らないようにすべきである。絶対使っちゃいけないってことはないが、動作速度の面で不利になる。また、FPGA内の回路リソースの使い方としてはちょっともったいない。
ふつう、FPGAのロジック・エレメントには、トライステートのゲートはついていない。ゲートがあるのはIOブロックだけである。したがって、トライステートを記述すると、IOブロックを使用することになる。LEからIOBまで配線が伸びることになるので、配線遅延が発生する。また、LEより数がずっと少ないIOBリソースを消費するので、ちょっともったいない感がある。
