VHDLのtype宣言で要素がStringなものは使わないほうがいい
type STATE is (IDLE, WRITE, READ, ACK);
のように、Stringからなるtypeを作ると、ModelSimにおいてシミュレーションが極端に遅くなる。ステートマシンのステートはintegerかstd_logic_vectorにするのが無難。
type STATE is (IDLE, WRITE, READ, ACK);
のように、Stringからなるtypeを作ると、ModelSimにおいてシミュレーションが極端に遅くなる。ステートマシンのステートはintegerかstd_logic_vectorにするのが無難。